//`default_nettype none     // Disable implicit nets. Reduces some types of bugs.
module top_module( 
    input wire [15:0] in,
    output wire [7:0] out_hi,
    output wire [7:0] out_lo );
    assign out_hi = in[15:8];
    assign out_lo = in[7:0];
endmodule
//https://hdlbits.01xz.net/wiki/Vector1
// 作者：ljgibbs
// 链接：https://zhuanlan.zhihu.com/p/57452966
// 来源：知乎
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